La photo montre un échantillon d’ingénierie possible AMD EPYC Genoa-X CPU avec 3D V-Cache

J’ai pensé (mais peut-être depuis longtemps changé au fil des ans).
que le microcode au boot (de 8kb ?) était chargé dans la L1 du premier processeur.
puis le processeur est câblé pour exécuter la première instruction de ce code.
s’il continue avec son bateau ?

alors vous pouvez simplement utiliser le L1 et le L2 comme cache, mais le L3 (ou le V-Cache 3D) comme mémoire, mais cela prendra beaucoup de programmation de bas niveau.
alors vous pouvez simplement exécuter le cashe clear sur la L1 et la L2 mais pas sur la L3.

êtes-vous sûr de ne pas pouvoir déclencher DMA ou interruptions ?
(Je pensais que cela pourrait, mais trop longtemps hors de cette chose de bas niveau pour être honnête pour le savoir.)

[Reactie gewijzigd door migjes op 17 april 2023 11:37]